MWC 2018
2018
Computex
IFA 2018
Исследователи из Корейского передового института науки и технологий (KAIST) представили методику расчёта квантового предела уменьшения транзисторов. С определённого момента квантовый эффект туннелирования приводит к неконтролируемому росту утечек тока. Методика даёт количественное представление о методах противодействия этим процессам, чтобы производители чипов двигались к наименее возможному транзистору не на ощупь, а осознанно.
Источник изображения: ИИ-генерация ChatGPT/3DNews
Методика основана на широко используемой в квантовой физике теории функционала плотности. Научный мир с успехом использует её для моделирования электронных структур молекул материалов. При правильном подходе теория полностью годится для предварительной и довольно точной оценки предела масштабирования будущих полупроводниковых устройств. Эта задача становится особенно важной на фоне перехода индустрии к так называемым 2-нм техпроцессам, когда маркетинговое название функционального элемента уже не совпадает с реальными физическими размерами транзисторных структур, а сами элементы всё ближе подходят к квантово-механическим ограничениям.
Главная проблема миниатюризации состоит в том, что при слишком малых размерах элементов электроны начинают проходить через энергетические барьеры, которые в классической физике должны были бы их остановить. Это явление известно как квантовое туннелирование. Для транзистора оно означает рост паразитных токов утечки и ухудшение управления током между истоком и стоком. Экспериментально нащупать такие пределы крайне сложно: область контакта между металлическим электродом и полупроводниковым каналом имеет атомарно ничтожные размеры, а её геометрию и электронную структуру трудно контролировать с достаточной точностью.
В качестве модели для доказательства работы своей методики исследователи использовали однослойный дисульфид молибдена MoS2 — двумерный полупроводник, который рассматривается как один из кандидатов в базовые материалы для транзисторов следующего поколения. Для MoS2 были рассчитаны контакты с разными металлами, включая скандий, серебро, золото и палладий. Расчёты проводились для двух вариантов архитектуры: с верхним контактом и с краевым контактом.
Моделирование показало, что критическая длина туннелирования не является постоянной величиной: она зависит от работы выхода металла (того, насколько легко электрон покидает металл) и геометрии контактной структуры. Иными словами, предел миниатюризации можно сдвигать подбором материала электрода и способом соединения металла с двумерным каналом. И это хорошая новость, которая даёт надежду на дальнейшее уменьшение размеров транзисторов.
По расчётам KAIST, при оптимальном выборе металла и структуры контакта критическую длину туннелирования можно снизить до уровня менее 4 нм — настоящих, а не маркетинговых. Для транзисторов n-типа перспективной оказалась схема верхнего контакта с металлами с малой работой выхода, а для p-типа — краевой контакт с металлами с высокой работой выхода. Это не означает немедленного появления массовых транзисторов с такими размерами, но даёт инженерам новый инструмент проектирования: вместо дорогостоящего перебора опытных образцов можно заранее оценивать контактное сопротивление, режим туннельной утечки и предельную масштабируемость 2D-транзисторов на атомном уровне.
Источник:
